Toshiba und Western Digital bereiten 128-Lagen-3D-NAND-Flash vor



Toshiba and its strategic ally Western Digital are readying a high-density 128-layer 3D NAND flash memory. In Toshiba's nomenclature, the chip will be named BiCS-5. Interestingly, despite the spatial density, the chip will implement TLC (3 bits per cell), and not the newer QLC (4 bits per cell). This is probably because NAND flash makers are still spooked about the low yields of QLC chips. Regardless, the chip has a data density of 512 Gb. With 33% more capacity than 96-layer chips, the new 128-layer chips could hit commercial production in 2020-21.

Der BiCS-5-Chip soll ein 4-Ebenen-Design aufweisen. Sein Würfel ist in vier Abschnitte oder Ebenen unterteilt, auf die jeweils unabhängig zugegriffen werden kann. im Gegensatz zu BiCS-4-Chips, die ein 2-Ebenen-Layout verwenden. Dies verdoppelt angeblich die Schreibleistung pro Einheitskanal von 66 MB / s auf 132 MB / s. Der Chip verwendet Berichten zufolge auch CuA (Circuitry Under Array), eine Designinnovation, bei der sich die Logikschaltung in der untersten 'Schicht' befindet, wobei die Datenschichten darüber gestapelt sind, was zu einer Einsparung der Chipgröße von 15 Prozent führt. Aaron Rakers, High-Tech-Branchenanalyst bei Wells Fargo, schätzt, dass die Ausbeuten von Toshiba-WD pro 300-mm-Wafer bis zu 85 Prozent betragen könnten.
Source: Blocks & Files