JEDEC aktualisiert den Standard für Speichergeräte mit geringem Stromverbrauch: LPDDR5



JEDEC Solid State Technology Association, the global leader in standards development for the microelectronics industry, today announced the publication of JESD209-5, Low Power Double Data Rate 5 (LPDDR5). LPDDR5 will eventually operate at an I/O rate of 6400 MT/s, 50% higher than that of the first version of LPDDR4, which will significantly boost memory speed and efficiency for a variety of applications including mobile computing devices such as smartphones, tablets, and ultra-thin notebooks. In addition, LPDDR5 offers new features designed for mission critical applications such as automotive. Developed by JEDEC's JC-42.6 Subcommittee for Low Power Memories, LPDDR5 is available for download from the JEDEC website.

Mit der Verdoppelung des Speicherdurchsatzes gegenüber der Vorgängerversion des Standards (LPDDR5 wird mit einer Datenrate von 6400 MT / s veröffentlicht, verglichen mit 3200 MT / s für LPDDR4 bei seiner Veröffentlichung im Jahr 2014) verspricht LPDDR5 eine enorme Wirkung auf die Leistung und Fähigkeiten der nächsten Generation von tragbaren elektronischen Geräten. Um diese Leistungsverbesserung zu erreichen, wurde die LPDDR5-Architektur überarbeitet. Umstieg auf die programmierbare Architektur und Multi-Clocking-Architektur von 16Banks.

LPDDR5 führt zwei neue befehlsbasierte Operationen ein, um den Energieverbrauch des Systems durch Reduzierung der Datenübertragung zu verbessern: Data-Copy und Write-X. Der Befehl 'Daten kopieren' weist das LPDDR5-Gerät an, die auf einem einzelnen E / A-Pin übertragenen Daten auf die anderen E / A-Pins zu kopieren, sodass keine Daten mehr an die anderen Pins übertragen werden müssen. Der Befehl Write-X weist das Gerät an, alle Einsen oder alle Nullen an eine bestimmte Adresse zu schreiben, sodass keine Daten vom SoC an das LPDDR5-Gerät gesendet werden müssen. Durch die Reduzierung der Datenübertragung mit diesen neuen Befehlen wird der Gesamtstromverbrauch des Systems gesenkt.

LPDDR5 unterstützt den Link Error Correcting Code (ECC) für die Schnittstelle zwischen SoC und DRAM, um die Datenzuverlässigkeit in angrenzenden Märkten wie der Automobilindustrie zu gewährleisten.

Wichtige Spezifikationsaktualisierungen umfassen:
  • E / A-Durchsatz bis zu 6400 Mbit / s
    o Signalspannung - 250 mV
    o Nicht-Ziel-ODT für DQ wurde hinzugefügt, um eine höhere Datenrate zu unterstützen
    o Verbesserung der Signalintegrität durch DFE
  • Taktungsarchitektur: WCK & Read Strobe (RDQS) hinzugefügt, um eine höhere Datenrate zu unterstützen
  • Programmierbare Multi-Bank-Organisation (8 Banken, 4 Bankengruppen / 4 Banken und 16 Banken)
  • Wählbare Hintergrund- und befehlsbasierte ZQ-Kalibrierung
  • Low-Power-Funktionen hinzugefügt
    o Dynamische Frequenz- und Spannungsskalierung für Core und I / O
    o Auswählbare Differential- und Single-Ended-CK-, WCK- und RDQS-Werte
    o Teilweise Selbstaktualisierung und automatische Aktualisierung des Arrays
    o Niedrigleistungs-Lese- / Schreibvorgang mit Datenkopie- und Write-X-Funktionen
  • Funktion / Merkmale für Automobilanwendungen, einschließlich
    o Optionaler Link ECC
    o Neue Verpackungsdefinition