IBM Research Alliance baut neuen Transistor für 5-nm-Technologie



IBM, its Research Alliance partners GLOBALFOUNDRIES and Samsung, and equipment suppliers have developed an industry-first process to build silicon nanosheet transistors that will enable 5 nanometer (nm) chips. The details of the process will be presented at the 2017 Symposia on VLSI Technology and Circuits conference in Kyoto, Japan. In less than two years since developing a 7 nm test node chip with 20 billion transistors, scientists have paved the way for 30 billion switches on a fingernail-sized chip.

Die daraus resultierende Leistungssteigerung wird dazu beitragen, Cognitive Computing, das Internet der Dinge (IoT) und andere datenintensive Anwendungen, die in der Cloud bereitgestellt werden, zu beschleunigen. Die Energieeinsparung könnte auch bedeuten, dass die Akkus in Smartphones und anderen mobilen Produkten zwei- bis dreimal länger halten als die heutigen Geräte, bevor sie aufgeladen werden müssen. Wissenschaftler, die im Rahmen der von IBM geleiteten Forschungsallianz am NanoTech Complex des SUNY Polytechnic Institute in Albany, NY, tätig sind, haben den Durchbruch erzielt, indem sie Stapel von Silizium-Nanoblättern anstelle des Standard-FinFET als Bauelementstruktur des Transistors verwendeten Architektur, die den Bauplan für die Halbleiterindustrie bis hin zur 7-nm-Knotentechnologie darstellt.

'Damit Unternehmen und die Gesellschaft in den kommenden Jahren die Anforderungen des kognitiven und Cloud-Computing erfüllen können, ist die Weiterentwicklung der Halbleitertechnologie unerlässlich', sagte Arvind Krishna, Senior Vice President von Hybrid Cloud und Director von IBM Research. 'Aus diesem Grund verfolgt IBM aggressiv neue und unterschiedliche Architekturen und Materialien, die die Grenzen dieser Branche sprengen, und bringt sie auf den Markt für Technologien wie Großrechner und unsere kognitiven Systeme.'
Die von VLSI veröffentlichte Demonstration eines Silizium-Nanoblatt-Transistors, wie sie im Forschungsverbundpapier Stacked Nanosheet Gate-Allround-Transistor zur Ermöglichung einer Skalierung jenseits von FinFET beschrieben ist, zeigt, dass 5-nm-Chips möglich, leistungsfähiger und in naher Zukunft nicht allzu weit entfernt sind .

Im Vergleich zur führenden 10-nm-Technologie auf dem Markt kann eine 5-nm-Nanoblatt-Technologie eine Leistungssteigerung von 40 Prozent bei fester Leistung oder eine Energieeinsparung von 75 Prozent bei gleicher Leistung erzielen. Diese Verbesserung ermöglicht es, die zukünftigen Anforderungen von Systemen mit künstlicher Intelligenz (KI), virtueller Realität und mobilen Geräten deutlich zu erfüllen.

Einen neuen Switch erstellen
'Diese Ankündigung ist das jüngste Beispiel für die erstklassige Forschung, die aus unserer bahnbrechenden öffentlich-privaten Partnerschaft in New York hervorgeht', sagte Gary Patton, CTO und Leiter weltweiter Forschung und Entwicklung bei GLOBALFOUNDRIES. 'Während wir in unserer Fab 8-Produktionsstätte im Jahr 2018 Fortschritte bei der Kommerzialisierung von 7nm machen, verfolgen wir aktiv Technologien der nächsten Generation ab 5nm, um die Technologieführerschaft aufrechtzuerhalten und unseren Kunden die Herstellung einer kleineren, schnelleren und kostengünstigeren Generation von zu ermöglichen Halbleiter. '

IBM Research beschäftigt sich seit mehr als 10 Jahren mit der Nanoblech-Halbleitertechnologie. Diese Arbeit ist die erste in der Branche, die die Machbarkeit demonstriert, gestapelte Nanoblatt-Bauelemente mit elektrischen Eigenschaften zu entwerfen und herzustellen, die der FinFET-Architektur überlegen sind.

Derselbe Ansatz der EUV-Lithographie (Extreme Ultraviolet), der zur Herstellung des 7-nm-Testknotens und seiner 20 Milliarden Transistoren verwendet wurde, wurde auf die Nanoschichttransistorarchitektur angewendet. Mithilfe der EUV-Lithografie kann die Breite der Nanoblätter kontinuierlich angepasst werden, und zwar innerhalb eines einzigen Herstellungsprozesses oder Chipdesigns. Diese Einstellbarkeit ermöglicht die Feinabstimmung von Leistung und Leistung für bestimmte Schaltkreise - was bei der heutigen Herstellung von FinFET-Transistorarchitekturen, die durch ihre stromführende Finnenhöhe begrenzt ist, nicht möglich ist. Während sich FinFET-Chips auf 5 nm skalieren lassen, bietet eine einfache Reduzierung des Raums zwischen den Rippen keinen erhöhten Stromfluss für zusätzliche Leistung.

'Mit der heutigen Ankündigung wird die öffentlich-private Zusammenarbeit mit IBM fortgesetzt, die die Führungsrolle und Innovation von SUNY-Polytechnic, Albany und New York State bei der Entwicklung von Technologien der nächsten Generation stärkt', sagte Dr. Bahgat Sammakia, Interim President des SUNY Polytechnic Institute. 'Wir glauben, dass die Aktivierung des ersten 5-nm-Transistors ein bedeutender Meilenstein für die gesamte Halbleiterindustrie ist, da wir weiterhin über die Grenzen unserer derzeitigen Möglichkeiten hinausgehen. Die Partnerschaft von SUNY Poly mit IBM und Empire State Development ist ein perfektes Beispiel dafür, wie Industrie, Regierung und Wissenschaft erfolgreich zusammenarbeiten und eine breite und positive Wirkung auf die Gesellschaft haben können. '

Part of IBM's $3 billion, five-year investment in chip R&D (announced in 2014), the proof of nanosheet architecture scaling to a 5nm node continues IBM's legacy of historic contributions to silicon and semiconductor innovation. They include the invention or first implementation of the single cell DRAM, the Dennard Scaling Laws, chemically amplified photoresists, copper interconnect wiring, Silicon on Insulator, strained engineering, multi core microprocessors, immersion lithography, high speed SiGe, High-k gate dielectrics, embedded DRAM, 3D chip stacking and Air gap insulators.